过去10年全球资料运算量的发展已超越过去40年的总和，随着消费性电子产品与车用芯片的需求日益提高，即便将晶体管尺寸微缩至逼近物理极限来提升性能，仍无法满足未来产业应用。当摩尔定律来到极限，先进封装集成能否成为突破关键？
根据摩尔定律预测，每18个月芯片内部单位面积的晶体管数量将会翻倍增长，在年时已达到5纳米节点量产，接着需要开发3纳米节点的量生产机制程，其生产成本大幅提高，有专家因此预测摩尔定律往后将受到物理极限限制，或因成本考量而难以延续。
异质集成：延续半导体制程最重要动能
近年来研究人员不断在封装技术上寻找新的解决方案。基于立体架构布局可大幅提升接点互联密度的直观概念，先进封装技术发展主轴逐渐形成从2D平面走向3D堆栈、单芯片走向多芯片设计的“异质集成（HeterogeneousIntegrationDesignArchitectureSystem,HIDAS）”。TSMC、Samsung、Intel、Infineon、Freescale、ASE等知名大厂皆加强相关研发投资力道与产能部署，并也纷纷推出自家开发的创新封装技术方案，期盼能在“后摩尔时代”位居要角。
专精于半导体材料领域的顶尖学者陈智教授及其团队，致力于先进封装应用的铜─铜接点互联制程技术发展。铜制程是半导体领域非常成熟的技术，采用铜─铜键合可在1cm的芯片内，制作出超过1百万个接点，极有机会实现超越摩尔定律限制的极致异质集成。
异质集成技术为将不同的功能芯片利用2.5D／3D封装技术集成在一起，获得多功能芯片；而小芯片（Chiplet）技术为将相同功能或将大芯片拆成小芯片个别提升性能后，再利用封装技术集成在一起，下图一为专家预期利用不同封装技术可以使芯片性能提升的排名“1”。这两个解决方案的关键为先进封装（AdvancedPackage）技术，因此需要专家与厂商针对2.5D与3D封装技术投入大量心力。
图一、芯片性能表与接点密度先进封装排名表“1”。
异质集成封装技术相较传统封装具备高度芯片集成能力，拥有超小接点尺寸与间隙的优势，能够大幅减少多层芯片的堆栈厚度，被视为是延续半导体制程最重要的发展动能。
封装技术演进：追求接点数的极致
封装技术的演进最早为打线接合（Wirebond），由于其接点仅能以周列形式排列在芯片周围，无法有效提高接点的I／O数量，因此IBM提出了复晶接合（FlipChip），利用銲锡微凸块（SolderBump）当作接点将芯片与芯片接合在一起，接点为数组式排列，可以分布于整个芯片上，并且将銲锡凸块尺寸微缩，即可以非常有效的提高接点I／O数量。
复晶銲锡接合过程如下图二所示，接合时利用无铅銲锡与铜的低熔点特性，使接点在约℃下形成稳定接点，接着再将底部填充剂（Underfill）填满接点之间的间隙，提高接点机械性质。当接点间距（Pitch）微缩至10微米左右时，将会出现许多问题，例如：接点越小銲锡球尺寸也会缩小，容易将銲锡球完全反应形成介金属化合物（IntermetallicCompound,IMC）接点，IMC接点的机械性质与导电性质皆会大幅降低。若接点间隙过小，回焊过程（ReflowProcess）中两相邻銲锡球容易碰触在一起，形成桥接失效（BridgeFailure）而导致芯片失效，且间距越小，填充底部的填充剂将会更加困难。即使能够微缩，焊锡与IMC的电阻率大约是铜的十倍，因此也不合适用于高性能组件封装。
因此有学者提出利用铜─铜混合键合（Cu-CuHybridBonding）技术，将金属接点镶嵌在介电材料（DielectricMaterial）之间，并同时利用热处理接合两种材料，利用铜金属在固态时的原子扩散来达到接合，故不会有Bridging问题。铜制程是半导体业非常成熟的技术，铜─铜接点的间距可以微缩到1微米以下，因此在1×1cm的芯片内，能够制作出超过一百万的接点，因此金属的直接接合变得非常重要。下图三是各种封装技术在1×1cm的芯片内能达到的接点数量“2”。
图二、复晶接合流程图：（a）未接合试片样子（b）接点回焊后样子（c）底部填充剂填充过程（d）填充完成后接点图“1”。
图三、各种封装技术在1×1cm的芯片内能达到的接点数量“2”。
混合键合相较复晶技术有三大优势，第一为可以达到超细间距与超小接点尺寸，故可以达到超高I／O数目；第二，由介电材料接合取代底部填充剂可以省去填充成本；第三，复晶技术中，銲锡球会让芯片与基板或芯片中存在约10至30微米的厚度，混合键合则几乎没有厚度，未来发展的3D封装技术需要堆栈非常多层芯片，因此利用混合键合可以大幅减少总体厚度。
最早由Ziptronix公司（今Xperi）实现低温直接接合接点（DirectBondInterconnection,DBI）的可行性“3”，其接合步骤如图四所示。首先，准备好芯片具有SiO2（介电材料）与铜（接点金属），此时铜部分将会有点略低于介电材料厚度，利用电浆（Plasma）做表面活化处理，将芯片面对面在室温下进行对位接合，由于凡德瓦力作用已具有一定的接合强度，接着在℃下持温让SiO2与SiO2之间进行缩合反应，形成强力共价键提高接合强度。接着再将温度提高到℃至℃持温，此时由于铜金属的热膨胀系数较SiO2来的大，铜表面将会碰触在一起，并自然受到一压应力，促使铜接点进行扩散接合。
根据研究学者指出，欲达到低温接合，介电材料层与金属层在经过化学抛光研磨后造成的高度差异将会是关键，研磨液与研磨参数的选择是导致不同厚度的主因，厚度差越小，便可于较低温度使铜表面接触并开始进行接合。
图四、混合键合流程图：（a）试片未接合面貌（b）介电材料接合步骤（c）提高温度铜接点接合过程（d）高温时接点内部应力分布状态“3”。
年由Sony公司首先将混合键合技术应用在SamsungGalaxyS7的背照式CMOS图片侦测器（Backside-illuminatedCMOSImageSensor,BI-CIS）中，大幅提高了镜头分辨率，图五呈现出其横截面“4,5”。TSMC则将此技术应用在系统集成芯片（SystemonIntegratedChip,SoIC），图六呈现了TSMC研发SoIC的示意图“6,7”，由图（b）可以发现在高频率下混合键合的InsertionLoss表现大幅优于传统复晶銲锡接合，且接点数目可以由提升10倍至大于1,倍以上，TSMC竹南厂也全力投入3D-ICHeterogeneousIntegration。图七则呈现了Intel的混合键合研究成果“8”，与复晶接合技术相比，接点数目由每平方毫米个提升至10,个，未来持续将间隙缩小至1微米时，接点数目可达百万个。
AMD在年底介绍他们在ServerProcessor已经采用TSMC的Cu／OxideHybridBonding高密度封装技术，在年初也宣布在高端笔记本的Processer,RyzenX3D也采用了HybridBonding技术，将7nmSRAM叠接在7nmProcessor。比起使用銲锡Microbumps，CuHybridBonding能提升倍的接点密度，而且每个信号传递所需的能量降低至三分之一以下，非常令人惊艳。HybridBonding技术逐渐受到国际大厂的重视并列入Roadmap其中，除了上述例子之外，还有许多厂商如IMEC,GlobalFoundries,Leti等皆投入研究，其重要性不言而喻。
图五、Sony用于SamsungGalaxyS7镜头BI-CIS利用混合键合接点横截面“4,5”。
图六、TSMC系统集成芯片SoIC示意图“6,7”。
图七、Intel混合键合接点与微凸块銲锡接点横截面比较图“8”。
我们可以看到，许多新兴产业应用例如AI人工智能、5G通信、自动驾驶、元宇宙等相继崛起，皆必须使用到高速运算、高速传输、低耗电、及低延迟的先进芯片来进行大量资料处理，新形态的先进封装架构与设计概念应运而起。除了异质芯片集成以外，扇出型芯片级封装（FOWLP）、三维芯片堆栈（3DIC）、小芯片（Chiplet）模块化架构等创新技术，纷纷为全球半导体市场的增长注资强大动能。在下篇我们将继续探讨铜─铜混合键合的研发成果，并预期不同先进封装技术的进展与企业布局。